從圖形芯片到x86處理器，AMD近年來壹直在玩多芯片模塊(MCM)。甚至到了Zen 2代，連“處理器核(CCD)”和“北橋內存I/O控制器(IoD)”都被分而治之，預計未來還會推出“2.5D”和“3D”封裝堆棧的X3D。這種先進的封裝技術長期以來壹直是半導體行業的戰場。
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為什麽需要多芯片封裝？把所有功能都做成同壹個1芯片豈不是最簡單？但是世界上還沒有能滿足“所有功能”的半導體工藝，比如數字邏輯、I/O、各種存儲器、模擬/射頻等。，而且他們的特點大相徑庭，所以才勉強“送到壹堆”。要麽東西做不出來，要麽犧牲產品良率，要麽部分功能難以優化。AMD會把Zen 2分成幾個功能不同的顆粒，這不是沒有道理的。
因此，從1990開始，多芯片封裝產品在市場上很常見，包括所有學科都熟悉的高性能處理器。通過“分而治之”，將各個不同功能的IP定位在最合適的流程節點上。
像1995結尾的英特爾奔騰Pro，會是0.50？m BiCMOS工藝的P6處理器內核封裝有256kB L2緩存。
同時NexGen(後被AMD收購)Nx586-PF也會是0.44？M工藝的Nx586和同壹工藝的Nx587輔助浮點運算器封裝在同壹個1封裝中。
在2004年的高端服務器市場，天下無敵的IBM Power5將4個雙核Power5處理器和4個36MB L3緩存集中到壹個8核的巨大模塊中。
至於Intel和AMD，從2005年到現在的壹長串“雙餡餃子”就不用浪費篇幅了，各科都懂。
突破SiP限制的2.5D封裝以臺積電CowOS(基片上芯片)的2.5D封裝技術為例。與傳統的“2D”SiP(系統級封裝)相比，主要區別在於2.5D封裝位於SiP基板和芯片之間。插入矽中介層，采用穿矽過孔連接上下金屬層，克服了SiP基板(如多層印刷電路板)高密度下布線困難的問題，從而限制了芯片數量。
大量采用HBM內存的高端產品，從AMD Vega20、NVIDIA a 100/p 100/v 100、Google的第二/第三代TPU、Xilinx的高端FPGA、Intel的NNP-T1000(Spring Crest、The artificial intelligence training processor、Habana Gaudi、Intel的人工智能新寵、SDN(軟件定義網絡)交換芯片
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至於臺積電的“3D”封裝InFO(集成扇出)，可以減少30%的封裝厚度，甚至在打敗三星搶了iPhone 7的A10處理器(可惜作者買的是三星A9處理器的iPhone 6s)之後，壹直是吃蘋果訂單的關鍵。
英特爾陣營:2.5D Emib和3D Foveros臺積電有2.5D CoWos和3D InFO，那麽英特爾當然有2.5D EMIB(嵌入式多管芯互連橋)和3D Foveros。
EMIB的關鍵技術在於埋在封裝基板中用於連接裸片的“矽橋”。其代表產品是“綁定”了英特爾Kaby Lake處理器核心、AMD Vega 20/24圖形核心和4GB HBM內存的Kaby Lake-G，以及自家的Stratix X FPGA。
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Foveros是真正的3D“層疊樂”，還有Intel stacks 10 nm制程(P1274)計算芯片的Lakefield，22nm制程(P1222)系統I/O芯片和“1大四小核”的POP(封裝上)。
EMIB+Foveros = Co-EMIB英特爾於2019年7月公布了Co-EMIB。說白了，用EMIB連接多個Foveros封裝，繼續把床架堆疊成“集成更多功能”的單個芯片，就是很棒。
擴展了EMIB概念的Odi EMIB和Foveros也不是沒有缺點。尤其是後者雖然可以享受到芯片之間驚人的帶寬(畢竟都是“面對面”堆疊在壹起的)，但如何給“頂層”供電是壹個很大的挑戰。矽通孔(TSV)會增加電阻，而增加矽通孔的數量會降低電阻，但會增加芯片面積(英特爾估計在20-70%之間)。
另外，“疊樂”也意味著散熱困難，因為壓在上面的芯片會阻礙熱流傳導的路徑。這也是2.5D和3D並存的主要原因。例如，臺積電的InFO實際上付出了“犧牲壹些性能”的代價，可能不適合高性能產品。
反過來，用EMIB將所有芯片“扁平化”在同壹個矽夾層上，可以避免矽穿孔和散熱的問題，但卻失去了3D封裝的所有優勢，更大的矽夾層意味著更高的成本。
作為EMIB概念的延伸，ODI(Omni-Directional Interconnect)就是為此而生，它既可以用於2.5D封裝，也可以用於3D封裝，以更低的成本和更容易的散熱實現矽穿孔和EMIB無法實現的性能(每平方毫米1TB/s數據傳輸容量，每數據傳輸位0.1pJ熱量)。與EMIB只能橫向橋接不同，ODI具有“上、下、左、右”的走線功能，填補了EMIB和Foveros之間的空白，為封裝內眾多小芯片之間的連接提供了更好的靈活性。
通過ODI，“頂層”芯片可以與其他小芯片水平互連，類似於EMIB，但底層芯片也可以通過矽通孔連接，類似於Foveros。ODI的垂直通孔比傳統的矽通孔大得多，可以降低電阻，用更少的矽通孔釋放更多的面積，減小芯片尺寸，獲得更高的帶寬、更低的延遲和更強的功率傳輸。
ODI應用主要有兩種類型，每種類型有兩個選項(封裝基板的銅柱或空腔)。
第壹種是連接頂部芯片(ODI型1)，避免了兩個芯片的緊密堆疊，既有利於散熱，又有Foveros的高帶寬優勢，不需要像EMIB那樣的矽轉接板。
乍壹看好像和EMIB沒什麽區別，但是下面這個把處理器直接連接到內存進行高效運行的例子應該會讓妳更有感觸，然後妳就能猜到ODI藏在哪裏了。
如果不能轉頭，就把ODI Type 1想象成馬來西亞吉隆坡雙子塔中間的天橋，或者試著彌補作者從上面“做壹次無繩蹦極”。
第二種應用(Type 2)將ODI完全置於芯片之下，以連接其他功能單元，如I/O、內存或輔助處理器(請發揮妳的想象力來彌補這壹失去的環節)。
這兩種應用架構還可以混合搭配，從而實現更靈活的多芯片封裝。
下壹代AIB:MDIO長期關註英特爾工藝和封裝科學。當妳看到MDIO(多芯片I/O)時，妳可能會壹時糊塗，只是像市長壹樣撓頭。
事實上，在2017年，英特爾就試圖將EMIB作為連接裸片的“矽橋”，命名為“AIB(高級接口總線)”，並公開免費授權，以“建立壹個工業生態系統”。英特爾還在2018年向美國國防高級研究計劃局(DARPA)捐贈了AIB，作為小型芯片的免專利互聯標準。
MDIO是下壹代AIB，它為EMIB提供了標準化的SiP物理層接口，可以互連多個小芯片。pin的數據傳輸速率從2Gbps提升到5.4Gbps，IO電壓從0.9V降低到0.5V，所謂的“帶寬密度”比臺積電的LIPINCON還要好。但我們也知道，紙上的技術規格再好，是否方便客戶導入到實際的產品設計中又是另壹回事。這些細節可以隱藏晶圓代工行業的神秘。
當然，包餃子大賽方興未艾，英特爾在過去的公開活動中也多次展示了這些先進封裝技術的概念樣品。也許我們很快就會看到英特爾和AMD壹起競爭各種“花式餃子比賽”。
上面這壹長串帶字的天書和人腦崩潰產生的亂碼，如果被試再加上之前的壹段簡報，會更加精彩。聽說這篇文章積累的字數已經超過了engadget專欄標準的兩倍。
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但每次想到地球上仍然不存在的18寸晶圓廠和相關生產設備，回想起我在英特爾總部參觀的18寸晶圓樣品，再看看英特爾兩年來壹直未解決的14nm制程產能危機和10nm制程良率問題，再回想十幾年前這家公司是如何做到“我已經老到可以單幹了， 引領整個半導體行業的技術潮流”，我不拿“為什麽不帶頭沖上去搶救18寸晶圓產能”這件事，嚴厲批評英特爾。 我真的很對不起曾經坐在IDF主題演講臺下的自己。各科都要理解作者的苦心。
然後說到AMD的X3D，就差不多該說說傳聞中的EHP (ExScale異構處理器)項目了。據說兩項神秘的專利權揭示了許多有趣的線索，不過還是等作者玩夠了再說吧，唐珂。
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