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FPGA中 IP內核指的是什麽?

IP(Intellectual Property)內核模塊是壹種預先設計好的甚至已經過驗證的具有某種確定功能的集成電路、器件或部件。它有幾種不同形式。IP內核模塊有行為(behavior)、結構(structure)和物理(physical)3級不同程度的設計,對應有主要描述功能行為的“軟IP內核(soft IP core)”、完成結構描述的“固IP內核(firm IP core)”和基於物理描述並經過工藝驗證的“硬IP內核(hard IP core)”3個層次。這相當於集成電路(器件或部件)的毛坯、半成品和成品的設計技術。

用更加便於理解的話來來說如下:

軟核是用VHDL等硬件描述語言描述的功能塊,但是並不涉及用什麽具體電路元件實現這些功能。軟IP通常是以硬件描述語言HDL源文件的形勢出現,應用開發過程與普通的HDL設計也十分相似,只是所需的開發硬軟件環境比較昂貴。軟IP的設計周期短,設計投入少。由於不涉及物理實現,為後續設計留有很大的發揮空間,增大了IP的靈活性和適應性。其主要缺點是在壹定程度上使後續工序無法適應整體設計,從而需要壹定程度的軟IP修正,在性能上也不可能獲得全面的優化。由於軟核是以源代碼的形式提供,盡管源代碼可以采用加密方法,但其知識產權保護問題不容忽視。

硬核提供設計階段最終階段產品:掩模。以經過完全的布局布線的網表形式提供,這種硬核既具有可預見性,同時還可以針對特定工藝或購買商進行功耗和尺寸上的優化。盡管硬核由於缺乏靈活性而可移植性差,但由於無須提供寄存器轉移級(RTL)文件,因而更易於實現IP保護。

固核則是軟核和硬核的折衷。大多數應用於FPGA的IP內核均為軟核,軟核有助於用戶調節參數並增強可復用性。軟核通常以加密形式提供,這樣實際的 RTL對用戶是不可見的,但布局和布線靈活。在這些加密的軟核中,如果對內核進行了參數化,那麽用戶就可通過頭文件或圖形用戶接口(GUI)方便地對參數進行操作。對於那些對時序要求嚴格的內核(如PCI接口內核),可預布線特定信號或分配特定的布線資源,以滿足時序要求。這些內核可歸類為固核,由於內核是預先設計的代碼模塊,因此這有可能影響包含該內核的整體設計。由於內核的建立(setup)、保持時間和握手信號都可能是固定的,因此其它電路的設計時都必須考慮與該內核進行正確地接口。如果內核具有固定布局或部分固定的布局,那麽這還將影響其它電路的布局。

軟IP內核通常是用某種HDL(硬件描述語言HDL(Hardware Description Language))文本提交用戶,它已經過行為級設計優化和功能驗證,但其中不含有任何具體的物理信息。據此,用戶可以綜合出正確的門電路級網表,並可以進行後續結構設計,具有最大的靈活性,可以很容易地借助於EDA綜合工具與其他外部邏輯電路結合成壹體,根據各種不同的半導體工藝,設計成具有不同性能的器件。可以商品化的軟IP內核壹般電路結構總門數都在5000門以上。但是,如果後續設計不當,有可能導致整個結果失敗。軟IP內核又稱作虛擬器件。

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